Calcolo media mobile Questo VI calcola e visualizza la media mobile, utilizzando un numero preselezionato. Innanzitutto, il VI inizializza due registri a scorrimento. Il registro a scorrimento superiore è inizializzato con un elemento, quindi aggiunge continuamente il valore precedente con il nuovo valore. Questo registro a scorrimento mantiene il totale delle ultime misurazioni x. Dopo aver diviso i risultati della funzione aggiuntivo con il valore preselezionato, il VI calcola il valore di media mobile. Il registro a scorrimento in basso contiene un array con la media dimensione. Questo registro a scorrimento mantiene tutti i valori della misurazione. La funzione di sostituzione sostituisce il nuovo valore dopo ogni ciclo. Questo VI è molto efficiente e veloce perché utilizza la funzione dell'elemento sostituire all'interno del ciclo while, ed inizializza la matrice prima che entri nel circuito. Questo VI è stato creato in LabVIEW 6.1. Bookmark amp Shareexponentia l media mobile FPGA risposta al gradino Ho un problema con il mio filtro, l'esponenziale ponderata filtro a media mobile (ordine 1.st IIR). Dal libro: elaborazione del segnale digitale Understanding (Lione Richard) che hanno la seguente formula di calcolo della frequenza 3dB (fc) da alfa. Alpha è il parametro per controllare il filtro. equazione differenziale di filtro: ynxnalpha (1 - alfa) yn-1 Relazione tra fc e alfa: cos alfa (2fcfs) - 1 sqrtcos (2fcfs) - 4cos (2fcfs) 3 Se ora scelgo una frequenza 3dB di 0,0794Hz (tempo . costante (TC) 2s) alfa 0,00169621 (fs94Hz) Per un 1 ° ordine IIR filtro, il tempo di salita (ta) del stepresponse (da 10 a 90) è il seguente: ta2,2TC che si traduce in 4,4s ta. Ma se io simulare la risposta al gradino, il mio tempo di salita è di circa 3 volte di questo valore a 14 anni. Non posso spiegare perché la risposta al gradino del mio filtro differisce così tanto. Per il mio Moving filtro media il tempo di salita calcolato e simulato sono uguali. Ho VI che viene eseguita sul FPGA allegata. Forse qualcuno può trovare un errore. (Vedi anche il filtro alfa o filtro RC) è la vostra frequenza di campionamento (fs) corretto Se il doesnt partita tempi ciclo, che spiegherebbe esso. I suoi tipi di dati sembrano buone (per ottenere alpha entro 1). Ma vorrei suggerire una piccola modifica nella realizzazione. Così com'è, è un po 'incline a round-off alla deriva, perché (1-alfa) è ripetutamente moltiplicato per il YN-1. Un metodo leggermente più affidabile è dire yn yn-1 (alpha (xn - yn-1)). La differenza è sottile, ma mi dà risultati migliori molte volte. E elimina uno moltiplicano. Tra l'altro, reinterpretano il numero fa la stessa cosa come convertire da FXP a bool poi di nuovo. Il suo un po 'meno confusione, però. Im un po 'perplesso per il ciclo a tempo che non loop. Ha inforce temporizzazione in questo modo (ho pensato che wouldnt, quindi mai usato io uso il Loop Timer invece.) CLD Utente dal rev 8.6. Messaggio 2 di 13 (1.045 Visualizzazioni) Oggetto: eXponentia l media mobile FPGA risposta al gradino 2015/10/01 02:05 - a cura 10-01-2015 02:17 AM grazie per la risposta. 1, ho la prova la mia frequenza di campionamento con il timer ciclo. Il mio ingresso sono 425.532 le zecche che è pari a 94 Hz. Questo tickrate è confermato dalla EWMA zecche. --gt Forse qualcuno può testare il codice e dimmi 2, ho trovato il vostro approccio nella sezione trucchi e consigliato per questa materia di Lione libro. Avrò una prova, ma potrebbe spiegare il completano alla deriva un po 'Sono abbastanza nuovo in questo settore. C'è un ulteriore beneficio dall'eliminazione un moltiplicatore tranne le risorse sono la risposta in frequenza, risposta all'impulso e la risposta lo stesso passo 3, se solo Bitshift, io sono tipo una abituato a questo metodo non sicuro se la funzione reinterprate usa meno risorse. Ma grazie per notarlo. 4, I itera ciclo cronometrati ogni 425,532 zecche una sola volta. Quindi, con una frequenza di 94Hz un valore viene calcolato il codice come il codice all'interno del ciclo temporizzato necessita di un solo iterazione. O sono malinteso tua domanda io non sono sicuro di quello che più informazioni necessarie. Cerco di confrontare la risposta al gradino di una media mobile con una media mobile esponenziale (EWMA). In realtà voglio solo confermare la teoria. Come ho già detto sopra per ottenere una costante di tempo di 2s ad una frequenza di campionamento di 94Hz, alfa deve essere 0,00169. Il tempo di salita della risposta al gradino da 10 a 90 del valore finale differisce dalla teoria. tempo di salita dovrebbe essere 4,4s con temporali 2s costanti ma ho quasi 14 anni se corro il mio codice su FPGA. Ho confermato, che con l'alfa 0,00169, il mio codice prende 1297samples per arrivare da 0,1 a 0,9 (il valore finale è 1, il valore 0 iniziale). Come si può vedere nel mio codice controllo il tempo ciclo con l'indicatore di zecche EWMA per confermare la frequenza di campionamento del SCTL. Può qualcuno confermare le 1297samples che sono necessari a alfa 0,00169 Causa credo, che ho bisogno di troppi campioni per raggiungere il valore di 0,9. Ho già implementato la versione EWMA suggerito dalla prima risposta. Lo stesso problema qui. Messaggio 5 di 13 (995 Visualizzazioni) Oggetto: eXponentia l media mobile FPGA risposta al gradino 2015/10/01 08:13 - a cura 2015/10/01 08:15 1, ho la prova la mia frequenza di campionamento con il timer ciclo. Il mio ingresso sono 425.532 le zecche che è pari a 94 Hz. Questo tickrate è confermato dalla EWMA zecche. --gt Forse qualcuno può testare il codice e dimmi 2, ho trovato il vostro approccio nella sezione trucchi e consigliato per questa materia di Lione libro. Avrò una prova, ma potrebbe spiegare il completano alla deriva un po 'Sono abbastanza nuovo in questo settore. C'è un ulteriore beneficio dall'eliminazione un moltiplicatore tranne le risorse sono la risposta in frequenza, risposta all'impulso e la risposta lo stesso passo 3, se solo Bitshift, io sono tipo una abituato a questo metodo non sicuro se la funzione reinterprate usa meno risorse. Ma grazie per notarlo. 4, I itera ciclo cronometrati ogni 425,532 zecche una sola volta. Quindi, con una frequenza di 94Hz un valore viene calcolato il codice come il codice all'interno del ciclo temporizzato necessita di un solo iterazione. O sto missunderstanding tua domanda ho usato un foglio di calcolo per simulare, e ottenere quasi esattamente la stessa risposta (1299 cicli di andare 0,1-0,9). Fogli di calcolo fanno uno strumento utile per i calcoli di test. 1. Va bene. Non ho mai usato il singolo-ciclo-timed-loop (SCTL) con la T scritta alla fermata. Sarebbe forzare le funzioni matematiche di essere a ciclo unico, ma non sono sicuro se questo è un vantaggio. Volevo solo per assicurarsi che il tempo è stato confermato, e lo è. 2. Il round-off alla deriva probabilmente non presentarsi a meno che il vostro ingresso è di piccole dimensioni (meno di 0,1). Vedo ora che hai 40 bit (39 destra del decimale) per il feedback. Che prende un po 'di FPGA a moltiplicarsi, ma abituato avere problemi di arrotondamento. Altre parti avevano solo 18 bit (17 destra del decimale), in modo da alfa (,00169-,000007) volte un ingresso di 0,1 sarebbe stato 0,000169-0,000007, o 7 errori). Ma che si moltiplicano anche 40 bit, in modo da non dovreste vedere eventuali problemi. In genere, il yn uscita ha un minor numero di bit, e si completano all'ultimo bit. Ma perché è in un ciclo moltiplicando per 1-alfa ogni volta, l'arrotondamento viene talvolta accumula ogni loop fino a che esso è abbastanza grande da influenzare la aggiunge risultati. E 'difficile da spiegare, ma la mia regola generale è che mi aspetto un errore pari al più piccolo po' diviso per alfa, utilizzando il metodo originale, o circa la metà USInt il metodo one-moltiplicano. Le risposte saranno quasi identici, tranne che per una piccola differenza. Il più grande vantaggio è il risparmio di spazio FPGA (e compilare il tempo). E si può ridurre il numero di bit un po 'per risparmiare ancora di più. 3. Essi sono sostanzialmente identiche. Ed entrambi i metodi sono liberi in FPGA. I bit arent cambiati, quindi non è necessario alcuna logica sono semplicemente rietichettato. 4. Penso avete risposto bene. In generale, a questo punto, vorrei regolare alfa finché i miei risultati abbinati quello che volevo, e andare avanti. Io non odio capire una mancata corrispondenza, ma non lo hanno di solito il tempo di immergersi in essa. Ma, per il bene della scienza, lascia ritenere che la formula può essere viziata. Penso che si stia utilizzando una formula per un continuo decadimento esponenziale (e-ttau), non per un decadimento esponenziale discreta ((1-alfa) i). La sua facile guardare questo come una funzione a gradino da 1 a 0. In questo caso, yn (per ngt0) è yn (1-alpha) (n). Possiamo trovare n per yn 0.9, come nlog1-alfa (0,9) 62, e n per yn 0.1, come 1361, per una differenza di 1299. CLD Utente dal rev 8.6. grazie per la risposta dettagliata. Per quanto riguarda la questione con il tempo di salita, penso di aver trovato l'errore. Si potrebbe essere giusto che la formula non è corretta, o ciò che è più probabilmente frainteso da me e impostare nel contesto sbagliato. Quando andavo in bicicletta a casa dal lavoro mi sono ricordato di una comoda funzione di LabVIEW: levigante coefficients. vi filtro Qui è sufficiente impostare tauTC e fs e calcola numeratore e denominatore per media mobile esponenziale e media mobile. Come il designatore è alfa ho potuto confrontare il risultato alla formula che ho usato e c'era una bella differenza. LabVIEW utilizza la seguente formula: alfa1-exp (-1 (FSTC)). Con questa formula TC2s è uguale a alpha0,0053. E con questa alpha la mia simulazione funziona tempo di salita 4,4s si Citando: Generalmente, a questo punto, vorrei regolare alfa finché i miei risultati abbinati quello che volevo, e andare avanti. Mi piacerebbe fare lo stesso, ma in quanto questa è la mia tesi di laurea devo risolvere queste cose Ora torniamo alle questioni di arrotondamento. Ho capito, che i piccoli valori sono un problema più grande. Dato che questo filtro è usato in una serratura In, i valori stanno per essere molto piccolo. Ma ho già provato sul nostro dispositivo di misurazione e funziona, Perciò ho intenzione di testare la versione pure, ma se io non avere problemi, credo di tenerlo a 40 bit. Simulando la seguente configurazione ha causato un errore di 2.3. Utilizzo 57 bit ridotto l'errore di sotto 1. Credo che 40 bit dovrebbe essere sufficiente. E per quanto riguarda le risorse non ho nessuna preoccupazione. Sebbene l'utilizzo di un myrio, alla fine, ho ancora un sacco di DSP fette per la moltiplicazione e 10 FlipFlops liberi. Quindi credo che questo argomento è risolto. Grazie per il vostro grande aiuto e pensieri interessanti. Raffreddare Im felice il suo lavoro, ora. Sono cresciuto in epoca senza fette DSP in FPGA, e più piccoli conta delle cellule, in modo da tendono ancora a pensare in questi termini. Io continuo a preferire di trascorrere 25 minuti di programmazione per ottenere i miei tempi di compilazione verso il basso, però. Ive ha avuto casi in cui ho tagliato compilazione tempo da 90 minuti a 45 minuti, ottimizzando un bel po '. Con un potente server per la compilazione, questo è meno importante. Una di queste ottimizzazioni è quello di ridurre il numero di bit in cui posso, soprattutto per le moltiplica. Ad esempio, alfa è 160, e 0,0053, si potrebbe anche usare 12-4 (numero intero negativo). Si può anche essere in grado di eliminare un sacco di bit superiori dal vostro input. 5 minuti per scegliere il più piccolo bit-count può facilmente risparmiare 2-10 minuti per ogni compilazione. Il secondo ottimizzazione è quello di ridurre moltiplica, ma con una fetta DSP, non questo è così importante. Non posso trovare una buona documentazione sulle fette DSP (se avete un po ', si prega di inviare i link), ma se ho capito bene, se si moltiplicano i numeri più grandi (conta bit), ha bisogno di più sezioni, e forse il tempo per combinare i risultati. E un altro trucco: scegliere un alfa con un semplice valore binario, come 1256 (avete preso circa 1.189), e cambiare fs fino ad ottenere la lisciatura che si desidera. Quindi utilizzare una costante per alpha. Moltiplicare per una costante 1256 è gratuito nella FPGA (solo sposta i bit). Del resto, rendendo costante alfa può ottimizzare i moltiplica un bel po '. A seconda l'intelligenza del ottimizzatore, può cambiare in un insieme di sommatori invece. Ingressi del pannello anteriore sono grandi per fare le cose al lavoro, ma costanti ottimizzare molto meglio. CLD Utente dal rev 8.6. Se voi media di 16 volte il numero di campioni (fs 16x quello che era), si dovrebbero includere altri 4 bit nei commenti. Hai già pleanty, in modo che potrebbe non essere importante se non si va molto più veloce. In caso contrario, aumentando fs è probabilmente buono. Se l'ingresso ha rumore a bassa frequenza, campionamento eccessivo non aiuta eliminare affatto. rumore ad alta frequenza, però, non riduce con l'eccesso di campionamento. Se, per esempio, il rumore sopra 10Hz è -5dB (vale a dire 10-.5 volte l'ampiezza del segnale che ti piace), e campione a 20ss, probabilmente si prende in mano -5dB nelle vostre letture iniziali. Se il -3 dB (fc) è anche 10Hz, poi youll finire con intorno -8dB rumore sinistra nel segnale. Se invece prende 200Ss, gruppi media di 10, quindi passare tali medie al filtro, è solito aiutano rumore a 10 Hz (si stava misurando il rumore 10Hz, senza effetti di campionamento), ma ridurrà il rumore sopra 100 Hz di circa un fattore di quasi (ma non proprio) 10. ci sono intere classi semestre a lungo che discutere perché, come, ecc la versione corta è questo: Ogni campione è la somma del segnale che si desidera e il rumore. Se si aggiungono 10 campioni, si ottiene 10 volte il segnale che si desidera, e la somma di 10 rumore. La natura del rumore determina ciò che si ottiene quando si aggiungono i 10 campioni di rumore. rumore gaussiano aggiunge un modo (qualcosa di simile: se 83 dei campioni sono al di sotto X, la somma di 83 somme inferiori a 1.1X, o qualcosa di simile). rumore lineare aggiunge un altro modo. E pattern ripetuti aggiungere un altro modo. Così, senza sapere esattamente ciò che il rumore è, nessuno può rispondere con certezza, tranne che in media i campioni più probabilmente aiuta, e fa male quasi mai. C'è anche la questione di aliasing. Se si dispone di un interferance seno di 60Hz, a -3 dB, ed è campione a 10.001Ss (sempre ipotizzando gli orologi solito abbinare presicely), si otterrà qualcosa di simile 0.006Hz a -3dB aggiunto al segnale, e il filtro solito elimina . Ma urtare la frequenza di campionamento a 100.001Ss, metterà l'interferenza a circa 40Hz, in modo che il filtro deve eliminarla. Una media di 10 campioni alla volta è un tipo di filtro (box). Se si guarda in un dominio della frequenza, si può vedere che alcune frequenze più alte vengono spostati a frequenze più basse in un modo strano, e non tutti sono ridotti. Se la media 4000 Ss, 100 alla volta, youll ottenere una media di 40 volte al secondo. Con interferenza 60Hz, si otterrà circa 13 più rumore, si spostò a 20Hz, che suole filtro così come 60Hz avrebbe. Quindi, sarebbe meglio usare il filtro EWMA a frequenza superiore. che a blocchi medi di input, poi filtrare quello. E una media di è (probabilmente) meglio di un semplice utilizzando una frequenza di campionamento più lento. Se si dispone di un adattatore di ingresso con built-in filtri elettronici, questo è ancora meglio, e non vi è alcuna necessità di assaggiare più di 2X la frequenza dei filtri. CLD Utente dal rev 8.6.LabVIEW Filtro Digital Design Toolkit 8.2.1 Filtro Leggimi Il LabVIEW Digital Design Toolkit problemi di installazione 8.2.1 indirizzi con Windows Vista x64 Edition, la versione a 64 bit, che sono presenti nel filtro Digital Design Toolkit 8.2. Se avete il filtro Digital Design Toolkit 8.2 installato, è prima necessario disinstallare tale versione prima di installare il filtro Digital Design Toolkit 8.2.1. Questo file contiene informazioni per farvi conoscere il Toolkit Filter Design Digital. Questo file fornisce anche risorse di aiuto che è possibile utilizzare mentre si lavora con il toolkit. Il file contiene le seguenti informazioni che avete bisogno di capire. Il Filtro Digital Design Toolkit fornisce un insieme di strumenti di progettazione filtro digitale per integrare LabVIEW completa o Professional Development System. Il Toolkit Filter Design digitale consente di progettare filtri digitali senza la necessità di avere una conoscenza avanzata di elaborazione del segnale digitale o tecniche di filtraggio digitale. Con il toolkit Filter Design digitale, è possibile progettare, analizzare e simulare in virgola mobile e filtri digitali a virgola fissa. Senza una preventiva conoscenza sulla programmazione in LabVIEW, è possibile utilizzare il filtro Digital Design Express VI per interagire graficamente con specifiche del filtro per la progettazione di filtri digitali appropriati. Il Toolkit Filter Design Digital fornisce VI che è possibile utilizzare per la progettazione di una risposta digitale Finite Impulse (FIR) o un filtro risposta all'impulso infinita (IIR), analizzare le caratteristiche del filtro digitale, cambiare la struttura di attuazione del filtro digitale, e dei dati di processo con il filtro digitale. Oltre al supporto a virgola mobile, la Digital Toolkit Filter Design fornisce una serie di VI che è possibile utilizzare per creare un modello di filtro digitale a virgola fissa, analizzare le caratteristiche del filtro digitale a punto fisso, simulare le prestazioni del fisso - Point filtro digitale, e generare codice in virgola fissa C, intero codice LabVIEW, o il codice LabVIEW field-programmable gate array (FPGA) per un target specifico a punto fisso. Il Filter Design Toolkit Digital fornisce VI per la progettazione filtro digitale multirate. È possibile utilizzare il VI di progettare e analizzare una virgola mobile a singolo stadio o un filtro multirate multistadio. È quindi possibile utilizzare il filtro multirate progettata per elaborare i dati. Il Filtro Digital Design Toolkit fornisce anche una serie di VI che è possibile utilizzare per creare, analizzare e simulare un filtro multirate a punto fisso. È possibile generare il codice LabVIEW FPGA dal filtro multirate a punto fisso progettato per un target NI riconfigurabile IO (RIO). Oltre a strumenti grafici per la progettazione filtro digitale, il Filter Design Toolkit Digital fornisce anche funzioni MathScript che LabVIEW MathScript supporta. Queste funzioni MathScript consentono di progettare filtri in un ambiente basato su testo. Per utilizzare il toolkit Filter Design digitale, è necessario disporre di National Instruments LabVIEW 8.2 o successivo, Full o Professional Development System, installato sul computer host. Nota: Se si desidera utilizzare il toolkit Filter Design digitale per generare il codice LabVIEW FPGA da un filtro a punto fisso, è necessario che il software di National Instruments LabVIEW FPGA Module e NI-RIO con LabVIEW installato. Assicurarsi di installare il modulo FPGA e software NI-RIO prima di installare il Toolkit Filter Design Digital. Se hai già il Digital Filter Design Toolkit installato, disinstallare il Filter Design Toolkit digitale prima di installare il software FPGA Module e NI-RIO. Completa per installare il Toolkit Filter Design digitali i seguenti passaggi. Prima dell'installazione, verificare che il computer soddisfi i seguenti requisiti: È stata installata una versione compatibile di LabVIEW. Non ci sono versioni precedenti del Filter Design Toolkit digitali, tra cui versioni beta, sono installati. LabVIEW non è in esecuzione. Nota: Se si desidera utilizzare il toolkit Filter Design digitale per generare il codice LabVIEW FPGA da un filtro a punto fisso, verificare che avete il software FPGA Module e NI-RIO installato. Inserire il filtro LabVIEW Digital Design Toolkit CD. Eseguire il programma setup. exe. Seguire le istruzioni che appaiono sullo schermo. Il Filtro Digital Design Toolkit 8.2.1 include correzioni di bug, ma non fornisce nuove funzionalità. Il Filtro Digital Design Toolkit 8.2 include le seguenti nuove caratteristiche: funzioni di filtro Digital Design MathScript utilizzare il filtro digitale funzioni design MathScript di progettare filtri digitali con LabVIEW MathScript in un ambiente basato su testo. Miglioramento Fixed-Point Strumenti Filter Design Il Filtro Digital Design Toolkit 8.2 migliora l'usabilità del Fixed-Point Tools VIS. Questi VI può aiutare a progettare un filtro a punto fisso con pochi input richiesti. È inoltre possibile utilizzare questi VI per perfezionare la progettazione del filtro. Il Filtro Digital Design Toolkit 8.2 categorizza coefficienti del filtro in due gruppi: il filtro coefficienti A k e coefficienti del filtro b v. Questi due gruppi di coefficienti del filtro utilizzano diversi intervalli di valori. Questa modifica consente di quantizzare i coefficienti del filtro in modo efficiente utilizzando un numero limitato di bit. Avanzato Fixed-Point Filtro Code Generation Il Digital Design Toolkit 8.2 migliora a punto fisso filtro generazione del codice e supporta modelli di filtro più a virgola fissa, come quelle con coefficienti a 32 bit. È possibile specificare un modello di filtro a punto fisso per eseguire I32xI16 o I32xI32 moltiplicazioni, oltre alle moltiplicazioni I16xI16. È possibile anche generare un blocco di filtraggio in grado di elaborare i segnali multicanale. Il Toolkit Filter Design Digitale organizza il codice LabVIEW generato nel file di progetto LabVIEW (.lvproj) in modo da poter integrare il filtro in un altro progetto. Per LabVIEW FPGA generazione del codice, il filtro Digital Design Toolkit 8.2 migliora il meccanismo di memorizzazione di coefficienti del filtro e gli stati interni di filtri digitali. Il nuovo meccanismo memorizza gli stati interni di un filtro nelle voci di memoria del codice LabVIEW FPGA generato. Per i filtri FIR, questo meccanismo memorizza i coefficienti del filtro FIR in tabelle look-up. Durante l'elaborazione di segnali multicanale, il codice LabVIEW FPGA può condividere i coefficienti del filtro e il filtro di controllo delle risorse logiche tra i canali multipli. Razionale ricampionamento Multirate Filtro Supporto Il Digital Filter Design Toolkit 8.2 fornisce il supporto per la progettazione, l'analisi e l'implementazione di filtri multirate ricampionamento razionale, oltre a decimazione e filtri di interpolazione. ricampionamento razionale è utile per l'interfacciamento con l'elaborazione del segnale digitale (DSP) sistemi che operano a velocità diverse. Ad esempio, è possibile utilizzare il ricampionamento razionale per convertire un segnale 48 kHz da un sistema audio professionale ad un segnale di 44,1 kHz per un CD audio. Multirate Filter Design Express VI Utilizzare la multirate FIR Design, multistadio multirate Filter Design, e multirate CIC Design Express VI per la progettazione di filtri FIR multirate, filtri multirate multistadio, e multirate cascata integratore pettine (CIC) filtri in modo interattivo. Fixed-Point Multirate Filter Design supportare l'uso del multirate Fixed-Point Strumenti Vis a quantizzazione modello e simulare punto fisso filtri multirate. Fixed-Point Multirate Filtro FPGA Generazione codice supportare l'uso del DFD FXP MRate generatore di codice e il codice MRate generatore di DFD FXP NStage VI per generare il codice LabVIEW FPGA da punto fisso filtri multirate. È possibile generare il codice sia per un canale e le applicazioni di filtraggio multicanale. È anche possibile generare il codice sia a singolo stadio e filtri multirate multistadio. Fixed-Point Moving Filter Media FPGA Generazione codice supportare l'uso del DFD FXP Moving Medio Codice Generator VI per generare il codice LabVIEW FPGA da-punto fisso in movimento filtri (MA) media. Il codice LabVIEW FPGA generato da un filtro MA-punto fisso consente di eseguire il filtraggio efficiente MA su un segnale di ingresso utilizzando poche risorse hardware. Utilizzare le utilità Vis a disegnare funzione di trasferimento, a zero-poli-guadagno, e equazioni alle differenze nei controlli dell'immagine. Filtro salvare e caricare dalal File strumenti di testo Utilizzare il DFD Salva in testo e file DFD Salva MRate to Text File VI per salvare i filtri, compresi i filtri multirate, come file di testo. È possibile ottenere le strutture di filtro, gli ordini del filtro, e coefficienti del filtro dai file di testo. È quindi possibile copiare i coefficienti del filtro dai file di testo e utilizzare i coefficienti in altre applicazioni. Utilizzare il carico DFD dal VI file di testo per caricare un filtro da un file di testo. Non è possibile utilizzare questo VI per caricare un filtro multirate. Il Filtro Digital Design Toolkit 8.2 fornisce più di 100 esempi che dimostrano come eseguire alcune operazioni utilizzando il Filter Design Digital VI e funzioni. Questi esempi includono sia tutorial getting-iniziato e approfonditi studi di caso. Versione 8.2.1 (438APUX0) L'8.2.1 Filter Design Toolkit digitale risolve un problema in cui la funzione firminphase MathScript non riesce a calcolare correttamente il fattore spettrale di fase minima di una fase lineare, risposta all'impulso finita (FIR) filtro. Versione 8.2 Il Filtro Digital Design Toolkit 7.5 non ha avuto restrizioni sul numero di stadi o del ritardo differenziale di un filtro CIC. Il filtro Digital Design Toolkit 8.2 limita il numero di fasi di un filtro CIC alla gamma 1, 8 e limita il valore di ritardo differenziale 1 o 2. Se si desidera utilizzare un filtro che avete progettato con il filtro Digital Design Toolkit 7.5, il filtro Digital Design Toolkit 8.2 potrebbe segnalare il filtro come un oggetto filtro non valido. Se si verifica questa situazione, salvare il filtro come un file binario nel filtro Digital Design Toolkit 7.5, quindi utilizzare il filtro Digital Design Toolkit 8.2 per caricare il filtro dal file binario. Il filtro Digital Design Toolkit 7.5 definisce la frequenza di campionamento di un filtro multirate la frequenza massima di campionamento nel filtro multirate. Il filtro Digital Design Toolkit 8.2 definisce la frequenza di campionamento di un filtro multirate come frequenza di campionamento di ingresso nel filtro multirate. Pertanto, se si desidera utilizzare un filtro di interpolazione che avete progettato con il filtro Digital Design Toolkit 7.5, è innanzitutto necessario modificare la frequenza di campionamento del filtro di interpolazione dalla frequenza massima di campionamento alla frequenza di campionamento di ingresso. Questa modifica non influisce filtri decimazione e non-rate-change. Nel filtro Digital Design Toolkit 8.2, il DFD FXP Modeling per CodeGen VI Express non è sulla palette Fixed-Point. Utilizzare il DFD FXP Quantize Coef VI per quantizzare i coefficienti di un filtro e il DFD FXP Modeling VI per creare un modello di filtro a punto fisso, invece. Nel filtro Digital Design Toolkit 7.5, le uscite di risposta ampiezza e la risposta di fase del DFD Plot MRate Freq risposta VI erano cluster. Nel filtro Digital Design Toolkit 8.2, queste uscite sono array di cluster. Versione 8.2.1 Oltre ai problemi noti nel filtro Digital Design Toolkit 8.2. il filtro Digital Design Toolkit 8.2.1 contiene il seguente nuovo problema noto: Poiché i font predefiniti su Windows Vista sono diverse da quelle dei font di default sulle versioni precedenti di Windows, è possibile notare i problemi estetici, come ad esempio stringhe di testo che si sovrappongono o troncato, a Vis e le finestre di dialogo LabVIEW. Per correggere questo problema, modificare il tema del sistema operativo a Windows Classic nella finestra di dialogo Impostazioni del tema e quindi riavviare LabVIEW. Selezionare Start0187Control Panel0187Appearance e personalizzazione e fare clic su Cambia il tema per visualizzare la finestra di dialogo Impostazioni del tema. Il filtro Analisi VI potrebbe richiedere molto tempo per analizzare un filtro con un ordine elevato. Il DFD Remez design VI potrebbe richiedere molto tempo per progettare un filtro FIR con un ordine elevato. Il DFD Almeno Pth Norm design VI potrebbe richiedere molto tempo per completare i disegni che hanno algoritmi iterativi. Il Filtro Digital Design Toolkit 8.2 non consente di zero-valutati zeri in Pole-Zero Placement VI Express. Se si specifica uno zero a valori pari a zero, il VI Express costringe lo zero a valore zero a un non-zero-valore zero. Quando si progetta un filtro a punto fisso, è necessario configurare il quantizzatore. Ogni quantizzazione contiene un valore booleano che specifica se firmato trattare il numero di ingresso come un numero con segno. Il Filtro Digital Design Toolkit 8.2 supporta i numeri solo firmato. Le caratteristiche di un filtro potrebbe cambiare se errori numerici si verificano durante la conversione tra i coefficienti del filtro di diverse strutture di filtro. Quando si converte la struttura di un filtro, il filtro con la nuova struttura potrebbe essere completamente diverso dal filtro originale. Se si verifica questa situazione, provare a utilizzare una struttura diversa. Potrebbe essere necessario compilare l'esempio Filter Design Digital VI che dimostrano come utilizzare generato codice LabVIEW FPGA in LabVIEW progetti. Fare riferimento al LabVIEW Help. accessibile selezionando Help0187Search LabVIEW Help dal menu a tendina in LabVIEW, per informazioni sull'utilizzo del Toolkit Filter Design Digital. È possibile accedere alle esempi per il Filter Design Toolkit digitale selezionando Esempi Help0187Find per visualizzare la NI Example Finder e quindi la navigazione verso i toolkit e cartella design Modules0187Digital filtro. È inoltre possibile fare clic sul trovare esempi collegamento nella sezione Esempi della finestra introduttiva per visualizzare la NI Example Finder. È possibile modificare un esempio VI per adattarsi un'applicazione, o è possibile copiare e incollare da uno o più esempi in un VI che si crea. È inoltre possibile trovare gli esempi per il Toolkit Filter Design Digital nella directory Filter Design labviewexamplesDigital. 0169 200682112007 National Instruments Corporation. Tutti i diritti riservati. In base alle leggi sul copyright, questa pubblicazione non può essere riprodotta o trasmessa in qualsiasi forma, elettronica o meccanica, compresa la fotocopia, la registrazione, l'archiviazione in un sistema di recupero delle informazioni, o traduzione, in tutto o in parte, senza il preventivo consenso scritto di National Instruments Società. National Instruments, NI, NI. e LabVIEW sono marchi di National Instruments Corporation. Fare riferimento ai termini della Sezione all'uso su nilegal per ulteriori informazioni sui marchi di fabbrica di National Instruments. Altri nomi di prodotti e società citati nel presente documento sono marchi o nomi commerciali delle rispettive società. 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